O microprocessador (CPU) é o "cérebro" do computador. Desde o Intel 4004 (1971, 2300 transistores) até hoje (bilhões de transistores, 3-5nm), a arquitetura básica permanece.
1. Unidade Lógica e Aritmética (ULA / ALU)
Executa operações matemáticas (adição, subtração, multiplicação, divisão) e lógicas (AND, OR, NOT, XOR, shifts, comparações). Recebe operandos dos registradores, processa, devolve resultado. Flags de status (Zero, Carry, Overflow, Sign, Parity) indicam resultado.
2. Registradores (Registros)
Memória ultrarrápida interna (ciclo de clock). Tipos principais:
| Registrador | Função |
|---|
| PC / IP (Program Counter / Instruction Pointer) | Endereço da próxima instrução a buscar. |
| IR (Instruction Register) | Instrução atual sendo decodificada/executada. |
| Acumulador (ACC / RAX/EAX/AX) | Resultado principal da ULA, operandos implícitos. |
| Registradores Gerais (R0-R15 / RAX-R15) | Dados temporários, endereços, contadores de loop. |
| Registrador de Flags / Status (EFLAGS / RFLAGS) | Bits de condição (ZF, CF, OF, SF, PF). |
| Ponteiro de Pilha (SP / RSP/ESP) | Topo da pilha (stack) — chamadas de função, variáveis locais. |
| Base de Pilha (BP / RBP/EBP) | Base do frame de pilha atual. |
3. Unidade de Controle (UC / Control Unit)
Orquestra a CPU. Ciclo de instrução: Buscar (Fetch) → Decodificar (Decode) → Executar (Execute) → Gravar (Writeback).
- Decodificador: Traduz opcode (código da instrução) em sinais de controle para ULA, registradores, barramentos.
- Sequenciador / Microcódigo: Instruções complexas → sequência de micro-operações.
- Clock: Sinal de sincronismo (GHz). Define ritmo. Pipeline: múltiplas instruções em estágios simultâneos.
- Lógica de Controle: Gerencia exceções, interrupções, mudança de contexto, modos (usuário/kernel).
4. Barramentos (Buses)
Vias de comunicação internas/externas:
| Barramento | Função | Largura Típica |
|---|
| Dados (Data Bus) | Transfere dados CPU ↔ RAM/Dispositivos | 64 bits (x64), 128/256/512 bits (vetorial/AVX) |
| Endereços (Address Bus) | Especifica endereço de memória/dispositivo | 48-52 bits (256 TB - 4 PB endereçável) |
| Controle (Control Bus) | Sinais: Read, Write, Interrupt, Clock, Reset | Múltiplas linhas dedicadas |
5. Memória Cache (L1, L2, L3)
- L1 (Level 1): Dentro do core, separada Instrução (L1i) e Dados (L1d). ~32-64 KB cada. Latência ~1-4 ciclos. Mais rápida.
- L2: Por core ou compartilhada par de cores. ~256 KB - 2 MB. Latência ~10-15 ciclos.
- L3 (Last Level Cache - LLC): Compartilhada entre todos os cores. ~8-128 MB (servidor). Latência ~30-50 ciclos. Inclusiva (contém cópia de L1/L2).
Cache reduz acesso à RAM (latência ~100-300 ciclos). Políticas: Write-back, Write-through. Coerência: MESI (Modified, Exclusive, Shared, Invalid).
6. Unidade de Gerenciamento de Memória (MMU)
Tradução endereço virtual → físico (paginação). TLB (Translation Lookaside Buffer) = cache de traduções recentes. Proteção de memória, memória virtual, isolamento de processos.
7. Unidade de Ponto Flutuante (FPU) / Vetorial (SIMD/AVX/NEON)
Coprocessador para matemática real (float/double) e vetores (SSE, AVX-512, NEON). Essencial para jogos, IA, renderização, ciência.
Arquiteturas Modernas
- Superscalar: Múltiplas unidades de execução → várias instruções/ciclo (IPC > 1).
- Out-of-Order Execution: Reordena instruções para evitar stalls (dependências, cache miss).
- Branch Prediction: Prediz saltos (if/else/loops) → executa especulativamente.
- Multicore / SMT (Hyper-Threading): Múltiplos cores físicos + threads lógicas por core.
- Chiplets / 3D Stacking: AMD (CCD + IOD), Intel (Foveros) — modularidade, yield.
