Por Que Latches São Essenciais no Barramento Multiplexado AD0-AD15 do 8086

O microprocessador Intel 8086 usa barramento de endereço/dados multiplexado no tempo (AD0-AD15) para reduzir contagem de pinos em seu pacote DIP 40-pinos. Esta escolha de design — transportando endereços de memória durante T1 e dados durante T2-T4 — cria desafio fundamental de temporização que latches externos resolvem.

O Problema do Multiplexing

Durante cada ciclo de barramento:

1. Estado T1: Endereço válido aparece em AD0-AD15 (e A16-A19/S3-S6)
2. Estados T2-T4: Mesmas linhas transportam dados de leitura/escrita

Memória e dispositivos I/O precisam do endereço estável durante todo o ciclo para decodificar chip selects,駱驶 row/column addresses (DRAM), ou configurar registradores periféricos. Mas o 8086 só apresenta o endereço por ~125 ns (a 5 MHz) antes de sobrescrevê-lo com dados.

Como Latches Resolvem Isto

O 8086 fornece pulso ALE (Address Latch Enable) durante T1. Latches transparentes externos (tipicamente 74LS373 octal D-latches) capturam o endereço quando ALE está alto e o mantêm quando ALE cai:

 8086 AD0-AD15 ───►┬──► 74LS373 ──► Barramento Endereço Desmultiplexado (A0-A15) │ ALE ──┘ (Ativo alto, pulsa durante T1) 

Parâmetros Críticos de Temporização

• t_LHLL (largura pulso ALE): Mín 60 ns @ 5 MHz
• t_AVLL (endereço válido para ALE baixo): Mín 50 ns setup
• t_LLAX (hold endereço após ALE baixo): Mín 30 ns
• Propagação 74LS373: ~18 ns típico

Além do Desmultiplexing Básico

Sincronização Periférica Assíncrona

A entrada READY do 8086 permite memórias/periféricos lentos inserirem wait states. Latches mantêm endereço válido durante ciclos estendidos, prevenindo decaimento de endereço que corromperia refresh DRAM ou seleção registrador periférico.

Coordenação Controlador DMA

Quando controlador DMA 8237 assume maestria do barramento, também usa ALE para travar endereços. Mesma circuitaria latch serve ciclos CPU e DMA, garantindo temporização de endereço consistente independentemente do master do barramento.

Requisitos Subsistema Memória

• EPROM/ROM: Precisam endereço estável por todo tempo acesso (150-450 ns)
• SRAM: Requerem setup/hold endereço ao redor chip enable
• DRAM: Precisam sequenciamento endereço linha (RAS) então coluna (CAS)
• Memory Mapped I/O: Periféricos decodificam endereço para seleção registrador

Considerações de Design

Em modo mínimo (MN/MX̅ = 1), 8086 gera ALE diretamente. Em modo máximo, controlador barramento 8288 gera ALE de sinais status (S0-S2). De qualquer forma, dois 74LS373s (para endereço 16-bit) ou três (se travando A16-A19) são padrão em todo sistema 8086.

Perspectiva moderna: Esta arquitetura barramento multiplexado, embora pin-efficient, tornou-se gargalo em frequências maiores. 80286 e processadores posteriores moveram para barramentos endereço/dados separados, eliminando necessidade de latches externos — mas solução do 8086 permanece exemplo clássico de tradeoffs de multiplexing temporal.

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