O pino READY (Pino 35) no Intel 8085 é uma entrada active-high que permite a memórias ou dispositivos I/O externos solicitarem estados de espera, efetivamente pausando a CPU até que estejam prontos para completar um ciclo de leitura/escrita.
Comportamento do Sinal
- READY = 1 (Alto): Operação normal. CPU prossegue com ciclo de barramento (T1–T3).
- READY = 0 (Baixo): CPU entra em ESTADO DE ESPERA (Tw) após T2. Mantém endereço, dados e sinais de controle (ALE, RD, WR, IO/M) estáveis e insere ciclos de clock adicionais (Tw) até READY voltar alto.
- Amostragem: READY é amostrado durante T2 (borda de descida do CLK). Se baixo, estados Tw são inseridos. Re-amostrado a cada Tw subsequente.
Funções Principais
- Acomodação de Memória/I/O Lenta: Permite ROMs, RAMs, EEPROMs lentas, ou periféricos (ADC, UART, controlador de teclado) tempo extra para colocar dados no barramento (leitura) ou travar dados (escrita).
- Liberação do Barramento Durante WAIT: Em WAIT, o 8085 não abre mão da posse do barramento (HOLD/HLDA é separado). Mantém controle mas pausa. O dispositivo externo usa o tempo extra para completar seu acesso interno.
- Sincronização: Permite handshake entre CPU e periférico lento sem overhead complexo de DMA ou interrupção.
- Single-Stepping / Depuração: Depuradores de hardware podem puxar READY baixo para congelar CPU a cada instrução.
Circuito Típico
+5V | [R] (Pull-up, 4.7k–10k) | READY pin (35) ──────+──────► Para CPU | [Saída Open-Collector] de Memória/I/O Lenta | GND
Dispositivo lento puxa READY baixo quando ocupado (ex.: durante ciclo de escrita interna), libera quando pronto.
Diagrama de Tempos (Simplificado)
CLK: __/‾‾\_/‾‾\_/‾‾\_/‾‾\_/‾‾\_ T1 T2 Tw Tw T3 T1... READY: _____________/‾‾‾‾‾‾‾‾‾‾‾ ↑ ↑ amostrado amostrado (baixo) (alto) → sai WAIT ALE: /‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾ RD/WR: _________/‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾‾ AD0-7:
Pinos Relacionados
- HOLD (Pino 39) / HLDA (Pino 38): Para DMA — CPU libera barramento totalmente. READY não libera barramento.
- RESET IN (Pino 36): Reset assíncrono.
- INTR (Pino 10) / INTA (Pino 11): Requisição/confirmação de interrupção mascarável.
Considerações de Design
- READY deve atender tempos de setup/hold relativos a CLK (t_RY, t_YR ~ 50–100 ns).
- Não mantenha READY baixo excessivamente (timeout de watchdog, perda de refresh).
- Se sem dispositivos lentos, ligue READY permanentemente ALTO (para VCC via resistor).
- 8085AH/8085AH-2 têm mesmo timing de READY.
O pino READY é o mecanismo primário do 8085 para sincronização assíncrona de barramento com periféricos lentos — crítico para operação confiável com EPROMs, EEPROMs, RAM com backup de bateria, e hardware customizado.
