Mudança no Consumo de Potência com Aumento da Frequência de Clock
Para um circuito digital CMOS, a potência dinâmica (Pdyn) é regida por:
Pdyn = α · CL · VDD² · f
- α = fator de atividade de comutação (0–1)
- CL = capacitância de carga (constante para dado circuito)
- VDD = tensão de alimentação (constante em 5V)
- f = frequência de clock
Dados
- Inicial: f₁ = 20 MHz, P₁ = p watts
- Nova: f₂ = 40 MHz = 2 × f₁
- VDD, CL, α inalterados
Cálculo
P₂ = α · CL · VDD² · f₂ = α · CL · VDD² · (2f₁) = 2 × (α · CL · VDD² · f₁) = 2p watts
Resultado
A potência dinâmica dobra para 2p watts.
Ressalvas Importantes
- Assume sem escalonamento de tensão (CPUs modernas reduzem VDD em f mais alto via DVFS).
- Potência estática/vazamento (Pstat ∝ VDD · Ileak) inalterada pela frequência — aumento total < 2× se vazamento significativo.
- Em 5V (processo antigo), vazamento desprezível; 2× vale bem.
- Térmico: potência dobrada → maior temp. de junção → vazamento aumentado → leve realimentação positiva.
