Entendendo Temporização de ADC: Taxa de Amostragem, Tempo de Conversão e Clock

O termo "tempo de clock" não é uma especificação padrão de ADC. Em vez disso, engenheiros trabalham com um conjunto de parâmetros de temporização que definem quão rápido e precisamente um conversor analógico-digital opera. O clock interno ou externo do ADC impulsiona esses parâmetros.

Parâmetros Críticos de Temporização

Parâmetro	Símbolo	Definição	Faixa Típica
Taxa de Amostragem (Frequência)	fs	Amostras por segundo. Inverso do período de amostragem.	1 kS/s – 10+ GS/s
Período de Amostragem	Ts = 1/fs	Tempo entre instantes sucessivos de amostragem.	1 µs – 100 ps
Tempo de Conversão	Tconv	Tempo do start-of-conversion até saída digital válida.	½ Ts (pipelined) a muitos Ts (SAR)
Tempo de Aquisição	Tacq	Tempo que o capacitor de amostragem precisa para carregar à tensão de entrada (dentro de ½ LSB).	10 ns – 1 µs
Jitter de Abertura	taj	Incerteza no instante de amostragem. Limita SNR em altas frequências de entrada.	< 1 ps (high-end) a 100 ps
Atraso de Abertura	tad	Atraso entre borda do clock e instante real de amostragem.	1–5 ns
Latência (Atraso Pipeline)	L	Ciclos de clock entre amostra e dado de saída correspondente (ADCs pipelined).	2–20 ciclos

Relações de Clock por Arquitetura

• SAR (Aproximação Sucessiva): Uma conversão por ciclo de clock (ou N+1 clocks para N bits). T_conv ≈ N/f_clk. f_s ≤ f_clk/(N+2).
• Pipeline: Um estágio por clock. Alta f_s (até f_clk), mas latência de vários ciclos.
• Flash: Um clock por conversão (comparadores + encoder). f_s muito alta, baixa resolução.
• Sigma-Delta (ΣΔ): Clock de oversampling alto (f_clk = 64–256 × f_s). Filtro de decimção digital define taxa de saída.

Por Que a Temporização Importa

• Largura de Banda: f_s deve ser > 2× largura de banda do sinal (Nyquist). Sistemas práticos usam 5–10×.
• Desempenho Dinâmico: Jitter de abertura limita SNR: SNR_jitter = -20 log₁₀(2π f_in t_aj).
• Estabilização: T_acq deve permitir entrada estabilizar após chaveamento de MUX ou interação com impedância da fonte.
• Sincronização do Sistema: Latência conhecida permite amostragem coerente em sistemas multi-canal.

Dicas Práticas de Projeto

1. Use fonte de clock de baixo jitter (oscilador a cristal, PLL com VCO limpo).
2. Case impedância de traço do clock; termine adequadamente para evitar reflexões.
3. Forneça tempo de aquisição adequado: T_acq ≥ 9 × (R_fonte + R_on) × C_amostra para estabilização 16-bit.
4. Para amostragem simultânea (controle de motor, phased arrays), use ADCs com clock compartilhado e atraso de abertura igualado.

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