O Sinal READY: Mecanismo de Handshake do Barramento do 8086
No 8086, a entrada READY (pino 22) implementa um protocolo de handshake permitindo que memórias/periféricos lentos insiram wait states nos ciclos de barramento.
Como Funciona
- Ciclo normal: 8086 inicia leitura/escrita (T1–T4). READY amostrado no final de T2 e T3.
- Inserção de espera: Se READY = LOW no ponto de amostragem, 8086 entra em estados Tw (wait) — repete T3/T4 até READY = HIGH.
- Retomada: Quando READY amostrado HIGH, ciclo completa (T4) → dado transferido.
Detalhe de Tempo
- READY deve ser estável tRYH (setup) antes da borda de descida do CLK em T2/T3.
- Espera mínima: 1 Tw (adiciona 1 ciclo de clock).
- Máxima: Ilimitada (mas timers watchdog recomendados).
Casos de Uso Típicos
- ROM/EPROM lenta (tempo de acesso > 4 clocks).
- Periféricos de 8 bits em barramento de 16 bits (dois ciclos necessários).
- Arbitragem de RAM dual-port.
- Resolução de contenção Multibus / barramento de sistema.
READY vs Gerador de Wait State (8284A)
- 8284A Gerador de Clock tem RDY1, RDY2, AEN1, AEN2 — sincroniza READY assíncrono ao CLK.
- Entrada READY do 8086 espera sinal sincronizado — conecte saída READY do 8284A ao READY do 8086.
Contexto Moderno
CPUs contemporâneas usam controladores de memória on-chip, PHYs DDR e handshakes AXI/PCIe (VALID/READY) — mesmo conceito, muito mais complexo. READY do 8086 é o ancestral pedagógico.
