| Risco | Mecanismo | Consequência |
|---|
| Diferença de Frequência | f_inversor ≠ f_rede | Batimento, pulsações de torque em máquinas rotativas, disparo de proteções |
| Diferença de Ângulo de Fase | Vetor tensão do inversor não alinhado com rede | Surto massivo de corrente (nível de curto-circuito) → disparo de disjuntor, dano ao inversor |
| Diferença de Tensão | V_inversor ≠ V_rede | Fluxo de potência reativa, problemas de regulação de tensão |
| Ilhamento (Islanding) | Inversor energiza seção morta da rede | Risco para trabalhadores da linha; dano a equipamentos no religamento |
Como a Sincronização Funciona: Phase-Locked Loop (PLL)
O PLL é o motor de sincronização central em inversores digitais (DSP/MCU/FPGA).
Estrutura Básica do PLL (Referência Síncrona - SRF-PLL)
Tensão da Rede (abc) → [Clarke: abc→αβ] → [Park: αβ→dq (θ)] → [Controlador PI] → ω̂ → [Integrador] → θ̂ ↑ │ │ ▼ └──── [VCO/NCO] ←─── │ [LUT Seno/Cosseno] │ Sinais de Referência PWM
- Entrada: Tensão da rede (3-fase ou monofásica) amostrada por ADC.
- Saída do PLL: Ângulo estimado da rede θ̂ e frequência ω̂.
- Condição de Travamento: Tensão do eixo q (Vq) → 0. Tensão do eixo d (Vd) = magnitude da tensão da rede.
- Largura de Banda: 10–50 Hz (trade-off: travamento rápido vs. rejeição de ruído).
Alternativa: SOGI-PLL / DSOGI-PLL
- Integrador Generalizado de Segunda Ordem — fornece sinais em fase/quadratura, rejeição de harmônicos, melhor desempenho sob rede distorcida/desequilibrada.
- Padrão em códigos de rede modernos (IEEE 1547-2018, UL 1741 SA, VDE-AR-N 4105).
Sequência de Sincronização (IEEE 1547 / UL 1741)
- Standby: Inversor monitora rede (V, f, fase) via PLL — sem saída (relés abertos).
- Verificação de Tensão: Vrede dentro de 88–110% nominal (por curva).
- Verificação de Frequência: frede dentro de 59,3–60,5 Hz (60 Hz) / 49,5–50,5 Hz (50 Hz).
- Ramp-Up: Fecha relé de saída. Rampa potência ativa de 0 a setpoint em 1–5 min (taxa de rampa anti-ilhamento).
- Monitoramento Contínuo: PLL rastreia rede. Se V/f fora dos limites → desconecta em < 2 s (ou por curvas de ride-through).
Inversores Grid-Forming vs. Grid-Following
| Modo | Sincronização | Aplicação |
|---|
| Grid-Following (GFL) | PLL trava na rede → fonte de corrente | Maioria dos inversores solar, eólico, bateria hoje |
| Grid-Forming (GFM) | Define tensão/frequência → fonte de tensão (oscilador virtual, droop, VSM) | Microgrids, ilhados, redes fracas, black start |
| Grid-Supporting | Híbrido: segue mas fornece inércia/suporte de tensão | Serviços avançados de rede |
Requisitos de Qualidade de Energia (IEEE 519 / IEC 61000-3-2/3/4/12)
- THD (Corrente): < 5% (no PCC), harmônicos individuais < 3%.
- Fator de Potência: > 0,95 (frequentemente ajustável 0,9 adiantado/atrasado para Volt/VAR).
- Injeção CC: < 0,5% da corrente nominal.
- Taxa de Deriva de Frequência: < 0,5 Hz/s (ROCOF).
Proteção Anti-Ilhamento (Segurança Crítica)
- Passiva: Taxa de Variação de Frequência (ROCOF), Deslocamento Vetorial, Salto de Tensão/Fase.
- Ativa: Deriva de frequência (Sandia), Deriva Ativa de Frequência (AFD), Medição de Impedância.
- Requisito: Detectar ilha < 2 s (UL 1741), desconectar.
Plataformas de Implementação
- MCU: TI C2000 (F28004x, F2838x), STM32G4/H7, Infineon XMC4000.
- FPGA: Xilinx/AMD Zynq, Intel Cyclone — para multi-MW, multi-nível, GFM.
- DSP: TI TMS320F2837xD (dual-core) — padrão da indústria para inversores 3-fase.
Resumo: "Sincronização de frequência de saída à rede" = sincronização de rede baseada em PLL atendendo IEEE 1547/UL 1741. Permite operação paralela segura e estável. O PLL é o batimento cardíaco de todo inversor grid-tie — sua robustez determina ride-through, qualidade de energia e compatibilidade com a rede.
