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Limitações de Circuitos Integradores Reais vs. o Ideal

O Integrador Ideal Existe Apenas nos Livros

Um integrador ideal tem impedância de entrada infinita, impedância de saída zero, ganho de malha aberta infinito, integração perfeita (sem saturação) e constante de tempo zero. Integradores reais com amp-op falham em todos os aspectos.

Comparação de Parâmetros: Ideal vs. Real

Correções Práticas

  • Resistor de realimentação DC (Rf || Cf): Limita ganho DC a Rf/Rin, evita saturação por offset/bias.
  • Compensação de corrente de bias: Igualar Rin || Rf na entrada não-inversora.
  • Capacitor de baixo vazamento: Cerâmico NP0/C0G, polipropileno ou Teflon — evite eletrolítico.
  • Amp-op estabilizado por chopper (ex.: LTC2057): Offset µV, bias pA — quase ideal para precisão.
  • Chave de reset (chave analógica / JFET): Descarga periódica Cf para integração de longo prazo.

Checklist de Projeto

  1. Definir largura de banda de integração (flow–fhigh).
  2. Selecionar Cf para fator de escala desejado (Vout = −1/RinCf ∫Vin dt).
  3. Definir Rf = 10–100 × Rin (limita ganho DC a 10–100).
  4. Verificar slew rate > 2πfmaxVpico.
  5. Simular com modelo real de amp-op (incluindo Cin, Ro).

O integrador "ideal" é um modelo mental útil; o construível requer orçamento de erro deliberado.

ParâmetroIdealReal (Amp-op JFET Típico)Impacto
Impedância de entrada∞10¹² Ω || 3 pFCarrega fontes de alta Z; adiciona polo
Impedância de saída050–200 Ω (malha fechada)Carrega próximo estágio; limita drive
Ganho de malha aberta∞100–120 dBErro de ganho em alta frequência
GBW∞1–20 MHzIntegração falha acima de fc ≈ GBW / (2πRfCf)
Taxa de variação (Slew rate)∞5–50 V/µsDistorce rampas de grande sinal
Tensão de offset de entrada00,1–5 mVSaída deriva → saturação
Corrente de polarização de entrada01 pA–1 nAIntegra-se em rampa de saída
Vazamento do capacitor0Rleak paralelo (100 MΩ–GΩ)Limita tempo de integração DC
Swing de saída±∞±(VCC − 1–2 V)Saturação corta a integral