Armazenamento multi-bit temporário que suaviza fluxo de dados entre dispositivos operando em velocidades ou larguras diferentes (ex.: CPU ↔ UART, CPU ↔ DRAM). Implementado como FIFO ou dual-port RAM.
Elemento de armazenamento level-sensitive single-bit (ou pequena word). Mantém valor enquanto enable ativo; transparente quando habilitado. Usado para desmultiplexação endereço, registradores flag, ou estado curto-prazo.
| Aspecto | Buffer | Latch |
|---|---|---|
| Capacidade | Múltiplos bytes/words | 1 bit a poucos bits |
| Propósito | Rate matching, absorção burst | Retenção estado, captura sinal |
| Controle | Ponteiros read/write, clocks | Enable/clock level |
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