Contagem de Flip-Flops para Contador Mod-13 Crescente: 4 Flip-Flops Necessários

Um Contador Mod-13 Crescente sequencia através de 13 estados distintos (0 a 12) antes de reciclar. O número de flip-flops (FFs) necessários é determinado pela contagem de estados.

O Cálculo

Cada flip-flop armazena 1 bit (2 estados). N flip-flops armazenam 2^N estados.

Encontre N mínimo tal que: 2^N ≥ Módulo

2³ = 8 (< 13) → **Insuficiente**
2⁴ = 16 (≥ 13) → **Suficiente**

Resposta: 4 Flip-Flops.

Detalhes de Implementação

Codificação de Estados

4 FFs (Q3 Q2 Q1 Q0) fornecem 16 códigos (0000–1111). Usam-se 13 (0000–1100). 3 códigos são **estados não utilizados / "don't care"** (1101, 1110, 1111).

Lógica de Reset (Síncrono vs Assíncrono)

Reset Síncrono (Preferido): Decodifica Estado 12 (1100). Próximo clock → Estado 0 (0000). Reset = Q3·Q2·Q1'·Q0' (Ativo Alto). Limpo, sem glitches.
Reset Assíncrono: Mesma decodificação aciona pinos CLR/CLR'. Risco de glitches / condições de corrida. Requer temporização cuidadosa.

Auto-Início / Prevenção de Travamento

Estados não utilizados (13, 14, 15) devem transicionar para estado válido (geralmente 0) no próximo clock, ou o contador pode **travar** em ciclo morto. Verifique lógica de próximo estado para estados não utilizados em mapas de Karnaugh / síntese.

Implementação com CI TTL / CMOS

74LS161 / 74HC161 (Binário Síncrono 4-bit): Carregar "0011" (3) na Contagem Terminal (12) via carga síncrona. Ou usar clear síncrono em 13.
74LS163 / 74HC163 (Binário Síncrono c/ Clear Síncrono): Clear em 13 (1101). Conta 0–12.
Lógica Programável (PAL/GAL/CPLD/FPGA): Máquina de estados VHDL/Verilog. Síntese trata codificação/reset.

Fórmula Geral

N_FF = ⌈log₂(Módulo)⌉

Mod-13 → ⌈3,7⌉ = 4
Mod-10 (Década) → ⌈3,32⌉ = 4
Mod-16 → 4
Mod-60 (Segundos/Minutos) → ⌈5,9⌉ = 6

4 Flip-Flops é o mínimo teórico e padrão prático para um contador Mod-13.