A frequência de clock FPGA é a taxa na qual a lógica síncrona interna do dispositivo comuta, medida em MHz ou GHz. Ela define diretamente o ritmo máximo para transições de máquinas de estado, pipelines aritméticos e operações de data-path.
Impacto no Desempenho
- Throughput: Clock mais alto → mais operações por segundo (ex.: bloco DSP a 300 MHz processa o dobro de amostras que a 150 MHz).
- Latência: Crítico para loops de controle em tempo real (acionamento de motor, beamforming RF) onde timing ciclo a ciclo é obrigatório.
- Fecho de Tempo (Timing Closure): À medida que a frequência sobe, atender setup/hold através de atrasos de roteamento fica mais difícil; pode exigir pipelining, floorplanning ou alvo menor.
Flexibilidade de Clock
- Fixo vs. Programável: Alguns FPGAs têm PLLs/DLLs endurecidos com frequências de saída limitadas; outros (ex.: Xilinx UltraScale+, Intel Stratix 10) oferecem PLLs fracionários-N para ajuste fino.
- Múltiplos Domínios de Clock: Designs tipicamente usam vários clocks (ex.: 125 MHz para Ethernet, 200 MHz para DDR, 50 MHz para UI). Lógica de cruzamento de domínios de clock (CDC) adiciona complexidade.
Além da Frequência
O desempenho também depende da arquitetura (fatias DSP, block RAM, ultraRAM), largura de banda de memória, serialização de I/O e otimização de design (retiming, compartilhamento de recursos). Um design a 200 MHz com pipelining eficiente frequentemente supera um mal temporizado a 300 MHz.
