Definição
Processo 0,35 µm (350 nm) = comprimento de gate mínimo desenhado (Lmin) de 0,35 micrômetros em um fluxo de fabricação CMOS. Definia densidade de transistores, velocidade e tensão para CIs de meados dos anos 90.
Contexto Histórico
| Nó | Ano de Introdução | VDD (Núcleo) | Produtos Emblemáticos |
|---|
| 0,8 µm | 1990 | 5 V | 486 DX2, ASICs iniciais |
| 0,5 µm | 1993 | 3,3 V | Pentium (P5), PowerPC 601 |
| 0,35 µm | 1995 | 3,3 V → 2,5 V | Pentium Pro, K6, StrongARM, DSPs iniciais |
| 0,25 µm | 1998 | 2,5 V → 1,8 V | Pentium II/III, K7, G4 |
Principais Características Técnicas
- 3–4 Camadas Metálicas (Al ou Cu damasceno inicial).
- Fonte/Dreno + Gate Siliciados (Salicide) para baixo Rsd.
- STI (Isolamento por Valas Rasas) substituindo LOCOS — melhor densidade.
- Óxido de Gate Duplo: Fino (6–7 nm) para núcleo, espesso (12–15 nm) para I/O (tolerante a 5 V).
- Limite do Retículo: ~25 mm × 25 mm → die máximo ~600 mm².
Por Que Foi um Ponto Ótimo
- Último nó onde I/O 5 V coexistia facilmente com núcleo 3,3 V — ideal para mixed-signal (ADCs, DACs, PMICs).
- Maduro, alto rendimento, baixa densidade de defeitos — ainda usado hoje para MCUs automotivos, gerenciamento de potência, RF BiCMOS e CIs de alta tensão.
- Custo de jogo de máscaras ~$200k–$500k (vs. $10 M+ em 7 nm) — econômico para volumes de 10k–1M unidades.
Variantes Modernas de 0,35 µm
- 0,35 µm HV (Alta Tensão): 20–700 V DMOS/LDMOS para drivers, PMICs.
- 0,35 µm BCD (Bipolar-CMOS-DMOS): Analógico de precisão + chaves de potência.
- 0,35 µm SiGe BiCMOS: Front-ends RF (Wi-Fi, Bluetooth, 5G sub-6).
Fábricas Ainda Oferecendo 0,35 µm
TSMC (0,35 µm HV/BCD), GlobalFoundries (0,35 µm LP/HV), Tower Semiconductor (0,35 µm SiGe), X-Fab (0,35 µm HV), ON Semi, Infineon (interna).
0,35 µm não é "obsoleto" — é o nó cavalo de batalha para mixed-signal e CIs de potência onde tolerância a 5 V, precisão analógica e custo de máscara importam mais que contagem de transistores.
