Um microprocessador (CPU) é um circuito digital síncrono que executa repetidamente o ciclo fetch–decode–execute em instruções armazenadas em memória. Visão moderna, de ISA a microarquitetura.
1. Instruction Set Architecture (ISA)
Contrato entre software e hardware. ISAs dominantes:
- x86-64 (Intel/AMD) — CISC, comprimento variável, decode complexo.
- ARMv8-A / ARMv9 (AArch64) — RISC, 32-bit fixo, load/store.
- RISC-V — Aberto, modular, variantes 32/64/128-bit.
2. Estágios do Pipeline (Core Superscalar Out-of-Order)
- Fetch: Branch predictor seleciona próximo PC; L1 I-cache fornece 16–64 B.
- Decode: x86 → µops (1–4 por instrução); ARM/RISC-V → ops nativas.
- Rename/Allocate: Renomeação de registradores (elimina hazards WAR/WAW); reserva entradas ROB, slots load/store queue.
- Schedule/Dispatch: Ops prontos → reservation stations / unified scheduler.
- Execute: ALU, FPU, SIMD (AVX/SVE/NEON), unidades load/store, branch unit.
- Writeback/Retire: Resultados → registradores arquiteturais em ordem de programa (cabeça ROB).
3. Multiplicadores de Performance
| Feature | Efeito |
|---|
| Múltiplos Cores | Paralelismo nível thread (TLP); OS agenda threads entre cores. |
| SMT / Hyper-Threading | 2 threads lógicos/core → melhor utilização portas execução. |
| Hierarquia Cache (L1/L2/L3) | Reduz latência memória; L3 compartilhado (10–100 MB). |
| Largura SIMD | Vetores 128/256/512-bit → paralelismo nível dados (DLP). |
| Execução Especulativa | Prediz branches, pré-busca, executa adiante; rollback se mispredict. |
4. Clock e Energia
- Frequência: 1–5.5 GHz (DVFS dinâmico).
- Potência: P ∝ C·V²·f; gerenciada via C-states, P-states, turbo por core.
5. Integração de Sistema
SoCs modernos integram núcleos CPU + GPU + NPU + ISP + controlador memória + controladores PCIe/USB/Display + secure enclave — tudo em um die.
Tendências Futuras
- Chiplets (AMD Zen, Intel Meteor Lake) — dies desagregados em packaging avançado.
- 3D Stacking (Hybrid Bonding, Foveros) — cache/lógica em tiers separados.
- Aceleradores Específicos de Domínio — tensor cores, crypto, compressão offload.
- Expansão RISC-V — de microcontroladores a datacenter (Venture, SiFive P670).
O microprocessador permanece o coração programável de todo dispositivo computacional, evoluindo via inovação ISA, engenhosidade microarquitetural e breakthroughs de packaging.
