Em Integração em Muita Grande Escala (VLSI), tamanho de feature (process node) refere-se à dimensão mínima imprimível — tipicamente comprimento do gate do transistor ou half-pitch do metal. É métrica primária para densidade, performance e eficiência energética.
Estado Atual (2024-2025)
- Produção Ponta: 3 nm (N3, N3E) pela TSMC; Intel 4 / 3 (densidade comparável).
- Alto Volume 5 nm / 4 nm: TSMC N5/N4, Samsung 4LPE, Intel 4.
- Maduro 7 nm / 6 nm / 28 nm: Mainstream alto volume (automotivo, IoT, FPGAs).
Por Que Encolher Importa
- Densidade: ~100-200M transistores/mm² em 3nm → mais núcleos, cache, aceleradores por die.
- Performance: Gates menores comutam mais rápido; capacitância menor → frequência maior ou tensão menor.
- Potência: Potência dinâmica reduzida por operação; crítico para mobile/data center.
- Custo/Transistor: Historicamente cai, mas custo wafer 3nm (~$20k+) desafia tendência.
Grandes Desafios em Escalas Atômicas
- Efeitos Quânticos: Vazamento tunneling, variabilidade (flutuação dopante aleatória, rugosidade borda linha).
- Litografia EUV: Defeitos estocásticos, custo máscara, limites throughput.
- Gargalo Interconexão: Atraso RC piora conforme fios encolhem; novos metais (Ru, Co), air gaps, buried power rails (BPR) necessários.
- Densidade Térmica: Remoção calor de lógica 3D-empilhada (CFET, backside power delivery).
Além do Scaling Planar
Indústria moveu para FinFET (transistor 3D) em 22/16nm, GAA (Gate-All-Around) nanosheets em 3nm, e futuro CFET (Complementary FET) empilhado. Integração Heterogênea 3D (chiplets, HBM, packaging 2.5D/3D) agora entrega scaling "Lei de Moore" mais que shrink litográfico sozinho.
