Um barramento tristate permite múltiplos dispositivos compartilharem um único conjunto de fios introduzindo um terceiro estado elétrico — alta impedância (Hi-Z) — além de lógica 0 e lógica 1. Quando o enable de saída de um dispositivo está inativo, seus pinos efetivamente desconectam do barramento, deixando outro dispositivo conduzir as linhas.
Por Que Microprocessadores Usam Barramentos Tristate
- Interface memória: CPU, RAM, ROM e controlador DMA compartilham linhas endereço/dados.
- Expansão I/O: Periféricos (UART, GPIO, timers) conectam ao mesmo barramento.
- Multiprocessamento: Múltiplas CPUs podem arbitrar mestrado do barramento.
Sinais de Controle
- OE (Output Enable) / G – Ativa driver.
- DIR – Define direção para chips transceptores (ex: 74LS245).
- Bus Grant / Request – Arbitragem em sistemas multi-master.
Vantagens
- Contagem de pinos e trilhas PCB reduzidas.
- Potência dinâmica menor (apenas driver ativo fonte/sumidouro corrente).
- Escalável — adicione dispositivos sem novos barramentos.
Desvantagens
- Complexidade de timing: turn-off delay vs. turn-on delay deve evitar contenção de barramento.
- Requer resistores pull-up/down para definir estado ocioso.
- Maior área silício por célula I/O.
SoCs modernos frequentemente substituem barramentos tristate externos por links seriais point-to-point (PCIe, AXI, HyperBus), mas o conceito permanece fundamental em arquitetura de barramento.
